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◎ 曙海教育集團(tuán)論壇 → FPGA高級 → 第5節(jié) ystem Generator的高級應(yīng)用

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標(biāo)題：第5節(jié) ystem Generator的高級應(yīng)用

1樓

wangxinxin 發(fā)表于：2010-11-20 9:22:31

以下內(nèi)容含腳本,或可能導(dǎo)致頁面不正常的代碼
<table style="TABLE-LAYOUT: fixed; WIDTH: 100%" cellspacing="0" cellpadding="0" border="0"> <tbody> <tr> <td class="td_b" style="OVERFLOW: hidden; LINE-HEIGHT: normal" valign="top" width="82%"> <div id="textstyle_474839" style="FONT-SIZE: 9pt"> <div class="focus_box" id="nr"> <strong>7.5.1 導(dǎo)入外部的HDL程序模塊</strong> 基于HDL的設(shè)計已經(jīng)盛行了多年，現(xiàn)已積累了有大量的HDL代碼資源和豐富的IP核，因此在各種FPGA設(shè)計中，不可避免地要導(dǎo)入一些HDL代碼，以達(dá)到最優(yōu)設(shè)計。System generator支持導(dǎo)入HDL設(shè)計，能以黑盒子（Black Box）的方式導(dǎo)入VHDL、Verilog HDL以及EDIF設(shè)計文件。在模型設(shè)計中，黑盒子模塊和普通的System generator一樣，能實現(xiàn)模塊間的互相連接、參與仿真以及被編譯成硬件電路。 1．黑盒子HDL代碼的要求黑盒子模塊隊導(dǎo)入的HDL代碼格式有一定的限制，其具體要求如下： <ul> <li>HDL實體的名字不能和設(shè)計中已有的模塊名字重復(fù)； <li>頂層黑盒子實體中不能出現(xiàn)雙向端口； <li>對于Verilog黑盒子，其模塊和端口名必須小寫，且命名要規(guī)范； <li>HDL模塊的時鐘信號以及時鐘使能信號都必須是標(biāo)準(zhǔn)邏輯類型，即不能使用矢量輸入信號，如： input clk1, clk2;是合法的 input [1:0] clk; 是不合法的 <li>黑盒子代碼的時鐘和時鐘使能信號必須成對出現(xiàn)，即出現(xiàn)一個時鐘信號，則必須有一個時鐘使能信號。且時鐘信號的名字中必須包含字符串clk，時鐘使能信號的名字必須包含字符串ce，一對時鐘信號和時鐘使能信號的名字只能有clk和ce不同，如my_clk_1和my_ce_1。 </li></ul> 2．黑盒子配置向?qū)? System Generator提供了由HDL代碼到黑盒子模塊轉(zhuǎn)化的可配置向?qū)В糜诤喕麄€流程。可配置向?qū)紫葯z查VHDL、Verilog代碼的語法檢查，然后根據(jù)語義分析的結(jié)果將其轉(zhuǎn)換成.m函數(shù)，最后再將.m函數(shù)和黑盒子模塊關(guān)聯(lián)起來。生成的可配置.m函數(shù)是否可用取決于導(dǎo)入的HDL代碼的復(fù)雜度。將在5.5.1節(jié)給出說明，指出在哪些細(xì)節(jié)下，必須對其生成的代碼進(jìn)行手工修改以修正可配置向?qū)У牟蛔恪? 1) 啟動可配置向?qū)? 當(dāng)在設(shè)計中添加一個黑盒子模塊時，配置向?qū)詣訂印Ｗ⒁猓涸谔砑雍诤凶又埃獙?dǎo)入的HDL文件放在設(shè)計模型的文件夾中。可配置向?qū)е辉谠O(shè)計文件.mdl所在的文件中尋找.v和.vhd文件，如果沒有找到相關(guān)文件，則會彈出警告提示對話框，如圖7-47所示。 <p align="center"><img style="CURSOR: pointer" onclick="javascript:window.open(this.src);" alt="圖片點擊可在新窗口打開查看" src="http://www.openhw.org/data/08-03/4155_1205985007/1211784369.jpg" onload="imgresize(this);"/> 圖7-47 警告提示對話框當(dāng)找到.v或者.vhd文件后，可配置向?qū)䦶棾鲆粋€新的對話框，并列出所有HDL文件，如圖7-48所示。然后選中要導(dǎo)入的文件，點擊“Open”按鈕即可完成整個流程。自動生成的.m文件的名字為 “<module>_config.m”，且存放在設(shè)計文件夾中。<module>就是導(dǎo)入的HDL文件的名字。 <p align="center"><img style="CURSOR: pointer" onclick="javascript:window.open(this.src);" alt="圖片點擊可在新窗口打開查看" src="http://www.openhw.org/data/08-03/4155_1205985007/1211784390.jpg" onload="imgresize(this);"/> 圖7-48 列出的HDL文件 <p align="left">2) 可配置向?qū)У囊恍┘?xì)節(jié) 可配置向?qū)г谶\行過程中會自動提取大量的信息，并執(zhí)行相應(yīng)的轉(zhuǎn)換，但是有些細(xì)節(jié)必須通過手動修改才能完成，如表7-12所示。另外，可配置向?qū)?m函數(shù)相應(yīng)的地方添加注釋以提示設(shè)計人員。 <p align="center">表7-12 向?qū)Ъ?xì)節(jié)描述列表 <img style="WIDTH: 500px; CURSOR: pointer" onclick="javascript:window.open(this.src);" height="184" alt="圖片點擊可在新窗口打開查看" src="http://www.openhw.org/data/08-03/4155_1205985007/1211784565.jpg" width="600" onload="imgresize(this);"/> </div></div></td></tr> <tr> <td class="td_d" valign="bottom" width="82%"> </td></tr></tbody></table>
說明：上面顯示的是代碼內(nèi)容。您可以先檢查過代碼沒問題，或修改之后再運行.

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